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CAT28F001
ERASE AND PROGRAMMING PERFORMANCE
2 8 F 0 0 1 - 9 0
2 8 F 0 0 1 - 1 2
P a r a m e t e r
B o o t B l o c k E r a s e T i m e
B o o t B l o c k P r o g r a m T i m e
P a r a m e t e r B l o c k E r a s e T i m e
P a r a m e t e r B l o c k P r o g r a m T i m e
M a i n B l o c k E r a s e T i m e
M a i n B l o c k P r o g r a m T i m e
C h i p E r a s e T i m e
C h i p P r o g r a m T i m e
M i n
T y p
2 . 1 0
0 . 1 5
2 . 1 0
0 . 0 7
3 . 8 0
2 . 1 0
1 0 . 1 0
2 . 3 9
M a x
1 4 . 9
0 . 5 2
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0 . 2 6
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7 . 3 4
6 5
8 . 3 8
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M a x
1 4 . 9
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2 0 . 9
7 . 3 4
6 5
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U n i t s
S e c
S e c
S e c
S e c
S e c
S e c
S e c
S e c
FUNCTION TABLE (1)
Pins
Mode
Read
Output Disable
Standby
Signature (MFG)
Signature (Device)
RP
V IH
V IH
V IH
V IH
V IH
CE
V IL
V IL
V IH
V IL
V IL
OE
V IL
V IH
X
V IL
V IL
WE
V IH
V IH
X
V IH
V IH
V PP
X
X
X
X
X
I/O
D OUT
High-Z
High-Z
31H
94H-28F001T
Notes
A 0 = V IL , A 9 = 12V
A 0 = V IH , A 9 = 12V
95H-28F001B
Write Cycle
Deep Power Down
V IH
V IL
V IL
X
V IH
X
V IL
X
X
X
D IN
HIGH-Z
During Write Cycle
WRITE COMMAND TABLE
Commands are written into the command register in one or two write cycles. Write cycles also internally latch
addresses and data required for programming and erase operations.
First Bus Cycle
Second Bus Cycle
Mode
Read Array/Reset
Operation Address D IN
Write
X
FFH
Operation
Address D IN
D OUT
Program Setup/
Write
A IN
40H
Write
A IN
D IN
Program
10H
Read Status Reg.
Write
X
70H
Read
X
St. Reg. Data
Clear Status Reg.
Write
X
50H
Erase Setup/Erase
Write
Block ad
20H
Write
Block ad
D0H
Confirm
Erase Suspend/
Write
X
B0H
Write
X
D0H
Erase Resume
Read Sig (Mfg)
Read Sig (Dev)
Write
Write
X
X
90H
90H
Read
Read
0000H
0001H
31H
94H-28F001T
95H-28F001B
Note:
(1) Logic Levels: X = Logic ‘Do not care’ (V IH , V IL , V PPL , V PPH )
? 2008 SCILLC. All rights reserved.
Characteristics subject to change without notice
7
Doc. No. MD-1078, Rev. K
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